xRC 或 xACT 抽出來的電阻太小時如何debug?

電阻太小如何debug?

這裡所討論的xRC或xACT 抽出來的電阻太小.

是指0.0幾歐姆小的那種電阻太小.

通常一堆metal 並聯加上via array, 就會降低電阻值.

不過有時候desiger 會發現,例如VDD PAD到每一個MOS 的bulk pin

電阻值都一樣,分不出遠近的MOS.

而且電阻值很小. 就是我們今天要討論的

A)

1. 在xRC 的 -pdb 加上 -pdb_info

2. 查看log file 有沒有IDEAL connection

3. 檢查LVS rule 中的CONNECT 定義

IDEAL connection 是一種LVS 沒問題,

但是會影響xRC 抽電阻的定義

例如:

PTAP = COPY TPDIFF

CONNECT TPDIFF PTAP

然而在xRC rule 中定義了 TPDIFF 要抽電阻

這時候抽出來的電阻,就會因為PTAP 又全部short 在一起

讓電阻值變得超小.

B)

另一種可能的狀況是 實際上要抽電阻的layer 跟你想像的不同

例如 你覺得 layer METAL1 的電阻太小

可以用 DRC rule

COPY_METAL1 {

COPY METAL1

}

執行DRC 再用RVE 貼回layout tool 中 

看跟你畫的metal1 是否吻合.

有時候LVS rule 中的布林運算沒有寫好, 

會產生奇怪的圖形, 也會造成xRC 抽出來的電阻怪怪的說.