xRC奈米積體電路寄生效應研究所

 通常Foundry出廠的 Rule Deck, 元件本身的寄生效應, xRC 或 xACT 是不會抽進去的. Rule deck 本身會做IGNORE CAPACITANCE 或是Foundry 透過 PEX IGNORE CAPACITANCE 指令來做ignore. 不過有時候 還是會遇到需要手動來設定.  例如: 1. LVS rule 中的DEVICE 描述 DEVICE MN(N) NGATE NGATE(G) NSD(S) NSD(D) PWL(B) 2. 透過 PEX IGNORE CAPACITANCE DEVICE  PEX IGNORE CAPACITANCE DEVICE INTRINSIC NGATE NSD NGATE a) INSTINSIC 代表對地的電容也要ignore 掉 b) NGATE NSD  是這個device 的Pin Layer c) 最後面的 NGATE 代表 marker layer, 有跟marker layer 碰到或重疊的pin layer 之間的寄生電容,會被濾除掉 ~~~

Output Netlist 也就是發生張冠李戴 , 貍貓換太子的情形. 這種時候,有可能是LVS Ambiguity 比對造成的. 我們來看一下,LVS 為什麼會做 Ambiguity 比對. Ambiguity Resolution 模糊的比對決定 當layout 中有大量的並聯以及對稱的電路, 這些電路部分可以交換並且不影響電路的連結. 這種情形,電路無法區別被交換的部分. 你會在LVS report 中看到下面的Warning Message: Warning:  Ambiguity points were found and resolved arbitrarily. Calibre LVS使用 net, instance 與 port的名字, 當成比對時的初始條件. 也就是用來當成能夠辨識電路的基本要素. 另一方面,也透過元件的subtype與參數來解決. 1. 調整 LVS Property Resolution Maximum 的值會有幫助  (預設值為32 , 可以調大例如 4096, 不建議用ALL, 因為這個command會影響run time) 2. 也可以使用LVS CPOINT 增加layout source 的比對參考點 3. 另外LVS REDUCE SPLIT GATES YES 也會造成電路使用模糊比對,因為被簡化的MOS可以任意swap 所以比對時,也不會確實比到每一顆MOS,而是比對簡化後的結果. 4. LVS INJECT LOGIC YES 也會讓特定型態的電路簡化,造成模糊比對.